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技術規格全方位精進 DDR5發展動能十足

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2020年7月14日記憶體技術標準的領導組織JEDEC正式發布新一代的記憶體標準DDR5 SDRAM,標準編號JESD79-5,並收取369美元的下載費用。DDR記憶體自1998年開始倡議與運用至今已來到了第五代,每一代約在產業使用4至7年時間,在DDR4技術逐漸難以提升、難以滿足更高要求下,產業將迎向使用DDR5(表1)。

DDR5期望運用於兩個領域,一是用戶端系統(Client System),即個人電腦;另一是資料中心(Data Center),即伺服器。其他領域與裝置尚非其運用目標。DDR5運用何種技術提升而能滿足更高要求,本文以下將對此探討。

降低運作電壓/提高資料傳輸率

DDR記憶體每次改朝換代,均會因應更先進縮密的半導體製程而降低運作電壓,DDR5確定使用1.1V,較DDR4低0.1V。若檢視歷代的DDR記憶體運作電壓可發現,運作電壓的降幅愈來愈小,從0.8V、0.7V降至0.3V,而今僅降0.1V,此並非是記憶體所獨有,而是整體半導體產業均面臨的技術課題。更低的電壓也意謂著在電晶體漏電受控制下可以更省電,不過也意謂著電壓準位更難精準控制,對此一挑戰後頭將再敘述。

同時DDR5預估以4.8GT/s(T為Transfer)傳輸率起跳,較DDR4發展至最後段的3.2GT/s快上50%,未來也將持續提升,預計將能比DDR4快一倍,達6.4GT/s,甚至是8.4GT/s。DDR5能夠提升傳輸率的原因在於使用決策回授等化器(Decision Feedback Equalization, DFE),可以使傳輸訊號少受干擾、更清晰。

晶片內實現ECC

DDR4與更之前的記憶體均採行資料記憶體、錯誤糾正碼(Error-Correcting Code, ECC)記憶體各自分離的設計,如此等於在記憶體模組(Dual In Line Memory Module, DIMM)的板卡上多占據一點印刷電路板(Printed Circuit Board, PCB)面積,進而排擠可放的DRAM記憶體顆數。

新的DDR5主張直接運用更先進縮密的製程技術,把ECC的功效電路直接做進DRAM裸晶內,每顆DDR5記憶體晶片內都帶有ECC功效,如此有機會增加每一條DIMM模組上的晶片與容量,此一新特點也稱為On-die ECC。

單顆晶片加大容量/延長爆發長度

Rambus的相關文章認為DDR4每一個記憶體顆粒最高容量為16Gb,實務上美光(Micron)、三星(Samsung)已有32Gb容量,海力士(Hynix)則為16Gb。不過DDR5被寄予單顆更高容量的厚望,目前預估單顆最大容量達64Gb,意謂著能在不增加DIMM上的記憶體顆數下直接讓容量倍增。

DDR5也增加爆發(Burst)長度,DDR4為BC4、BL8,DDR5將為BC8、BL16,此一強化提升同樣著眼在提升記憶體系統的整體存取效率。爆發長度提升使DDR5一次就可以傳遞64Bytes的資料,這剛好是典型CPU裡一條快取線(Cache Line)的資料量,此意謂著一次爆發週期剛好滿足CPU的資料需求,省去再次存取,同時也沒有無效傳遞。

管理匯流排升級

自DDR3開始至今DDR系列的記憶體在系統管理上均採行Serial Presence Detect(SPD)介面,主機板上的記憶體控制器(即晶片組或已整合至CPU內的晶片組電路)透過SPD介面與DIMM記憶體模組溝通聯繫,DIMM上有一專設的Electrically-Erasable Programmable Read-Only Memory(EERPOM)記憶體,在此應用情境下稱為SPD記憶體,該記憶體內存放著該條DIMM上的各種組態配置資訊、參數資訊,如容量、傳輸延遲(Latency)等。

不過DDR5不再使用SPD介面,而是改用I3C介面。I3C介面是由Mobile Industry Processor Interface(MIPI)聯盟於2016年所提出,主要是由於智慧型手機上配置的感測器類型與數量愈來愈多,過往用產業界普遍使用的Inter-Integrated Circuit (I2C)介面來連接手機上的各感測器,隨著各感測器傳輸率增高,如麥克風陣列化、慣性感測器多軸化、影像感測器高解析度化等,I2C逐漸不勝負荷,因此以I2C技術及名稱為基礎,提出更強化先進的的I3C介面,又名SensorWire。

DDR5決議在DIMM與主機板間改用I3C介面,不再是DDR4的SPD介面,不過這並不表示DIMM上的SPD記憶體也必須更換介面,由於DDR5上一項新設計,可以讓DIMM上的SPD記憶體維持原有的介面,此將於後面的段落詳細說明。

通道架構改變

DDR4一條DIMM只有一個通道(Channel, Ch),此通道為72-bit,其中64-bit是資料,8-bit是ECC糾正碼資料。DDR5讓一條DIMM上有兩個通道(A與B),每個通道40-bit,其中32-bit是資料,8-bit是糾正碼資料(圖1)。

圖1 DDR5將一個DIMM區分成A、B兩個通道   資料來源:Micron官網

拆成兩個通道的好處是兩個通道可以分別存取,與前述相同是透過增加存取操作上的細膩度、彈性等,來提升記憶體系統的整體效能,另外前述的更長的爆發長度也可彈性運用於通道上,如只用於一個通道,或兩個通道都使用,或都不用,使存取更彈性快速。

既然拆成兩個可以彈性操作存取的通道,則每個通道也就有自主獨立的位址、命令(Command and Address, CA,或稱Cmd/Add)傳輸介面。過去DDR4只有一個24-bit的CA介面來接收記憶體控制器發出的位址與命令,DDR5則改成兩個各自有7-bit的CA介面。

值得一提的是,前述DDR5為了提高傳輸率在資料輸出入介面(稱為DQ,含DQS,S為Strobes)上使用了DFE技術,而位址、命令介面也同樣被要求傳輸高速化,僅是迫切性略低於DQ,因此目前CA介面採選擇性(Optional)導入DFE。未來或許會因為要榨取更高整體效能而強制,因此強制性待觀察。

供電架構改變

DDR5不僅改變資料存取通道的架構,更大的一個改變是供電架構,或稱配電網路(Power Delivery Network, PDN)架構。前面談到DDR5是將ECC內建到每一個DDR5晶片內,不再有專屬獨立的ECC晶片,此稱為On-Die ECC,而DDR5新的供電作法或可稱為On-DIMM PMIC或On-DIMM Control of Power Supply,因為DDR5把電源管理晶片(Power Management IC, PMIC)從主機板上轉移到DIMM上了。

在DDR5之前PMIC設置在主機板上,主機板從供電器(Power Supply Unit, PSU)取得3.3V、5V、12V等電壓,若主機板上插置的是DDR3 DIMM,即會將12V(或3.3V、5V)透過PMIC轉成1.5V,再將1.5V電力輸送到DIMM上,供DIMM上的各晶片使用。同理,若是DDR4則會轉成1.2V。然而,DDR5的運作電壓更低,在主機板上轉換成1.1V後再輸送到DIMM上,運送過程中可能受雜訊干擾,也可能電能衰減而使電壓準位下降,總之電壓準位的控制比過去更為挑戰。

為了減少運作電壓的變數、提升供電品質,將PMIC改設置到DIMM上,如此12V電力是直接從主機板上送到DIMM上,由DIMM上的PMIC轉成1.1V,再給予DIMM上的各晶片。由於1.1V的供電路徑變短,受雜訊干擾機會減小,電壓準位與供電品質等亦較好控制,如此解決了前述1.1V供電電壓不易精準控制的問題。同時,供電控制更精準,也稱為更潔淨的電能,較不容易使記憶體晶片壞損。

事實上除了PMIC外,與PMIC相關的零件也同樣會從主機板上移到DIMM上,倘若是線性(Linear)降壓即可能把電壓調節器所需要的散熱片也移到DIMM上。若是電荷泵(Charge Pump)或切換式(Switched)則需要電容、電感等,這對過去DIMM模組子卡的設計者而言,是過去未曾做過的,過去多僅處理訊號電路,而今也必須學習設計與測試驗證供電電路。

既然會有一堆供電晶片與電子零件從主機板轉移到DIMM上,因此也就有人提出在這一堆新增的電路中,也順帶設置I3C轉SPD介面的電路,如此DIMM上頭本有的SPD記憶體仍維持使用SPD介面,但DIMM與主機板間則順應DDR5的新需求,改用I3C介面溝通,如此也就回應了前述為何已改採I3C介面卻仍可維持使用SPD記憶體的疑問。

當然,將供電電路轉移到DIMM上必然會占用DIMM上的印刷電路板面積,如此前面強調的On-Die ECC可減少記憶體晶片顆數,挪騰出更多空間配置更多記憶體,以增加每條DIMM的容量,有可能因增放供電電路而抵消。

另外,如果直接照搬原本在主機板上的供電電路至DIMM上,有可能沒有足夠空間配置,畢竟DIMM的面積遠小於主機板面積。對此或許有三種因應方式。一是增大DIMM的電路面積,DIMM長度已固定為133.35公釐,估計只能增加高度,不過DDR5高度目前設定與DDR4相同,均為31.25公釐,更早期的DDR2、DDR3則為30公釐。二是有晶片業者完全針對DDR5 DIMM的需求設計出更切合、緊緻的PMIC,且為高整合度,外部僅需要搭配少量、少面積占用的電子元件。三是晶片商推出已內建PMIC甚至SPD記憶體的高整合型時脈驅動器(Registering Clock Driver, RCD)晶片,如此DDR5 DIMM上只有該晶片與各DDR5記憶體晶片,其他就只剩下資料緩衝器(Data Buffer, DB,降低記憶體晶片直接驅動的負荷,視需求而用)、終端電阻(Terminator, T,用來消磨匯流排上過剩的訊號能量)或溫度感測器(Temp Sensor,用來感測DIMM上區位的溫度,避免記憶體晶片過熱)不在整合之列(圖2)。

圖2 DDR4 DIMM(上)與DDR5 DIMM(下)比較   資料來源:JEDEC

附帶一提,若是DIMM追求記憶容量少但高傳輸率、低延遲,則讓DDR5晶片直接輸出輸入資料,不需要配置資料緩衝器,此稱為Registered DIMM(RDIMM),反之若為追求大容量則當配置DB,如此稱為LRDIMM(Load-Reduced DIMM),言下之意是透過DB進行輸出輸入,由DB代替DDR5晶片承受驅動的負荷工作(圖3、4)。

圖3 追求高速低延遲而不使用資料緩衝器的RDIMM     圖片來源:Rambus
圖4 追求大容量而使用資料緩衝器的LRDIMM   圖片來源:Rambus

記憶庫群增加/時脈速率提升

DDR4每個記憶庫群(Bank Group)有四個記憶庫(Bank),DDR5維持一群四庫的組態,但是群的上限數增一倍,自8個群增至16個群。增加庫群的好處是,當存取的資料處於不同庫群時其存取的延誤時間較短,增加庫群可增加存取不同庫群的機率。依據展望規畫DDR5後續會增加每一庫群的庫數,如增至32個。

DRAM記憶體為了避免內部儲存的資料流失必須定期的刷新(Refresh),在刷新的時候記憶體無法存取,進而降低了整體存取效能。與DDR4相比,DDR5允許在刷新一個庫群中的庫時,同一庫群中的其他庫仍可維持正常存取運用,如此可提升整體存取效能,此新特點稱為SAME-BANK Refresh。

由於庫群的增加、時脈速率的提升,因此DDR5-4800的存取效率是DDR4-3200的1.66倍(16群)至1.87倍(32群),即便不提升速率,DDR5-3200的存取效率也是DDR4-3200的1.28倍(16群)至1.36倍(32群)(圖5)。

圖5 DDR5運用提升速率與庫群數可以較DDR4快1.87倍    圖片來源:Micron官網

其他相關的技術提升也相當多,例如對記憶體晶片的時序進行最佳化(Optimized);過往DDR4只有寫入才使用Cyclic Redundancy Check(CRC)查核,DDR5無論讀寫均有;或DDR5有鏡像接腳(Mirror Pin, MIR)可強化DIMM的訊號品質;或有CA訓練、Chip Select(CS)訓練等新技術,可強化CA、CS接腳的時序邊界(Timing Margin);更多的預提取(Prefetch);更大容量的模式暫存器(Mode Register)等,難以盡數(表2)。

表2 DDR5與DDR4技術比較表   資料來源:Micron官網

DDR5未來4~7年發展值得期待

最後,DDR5畢竟已透過JEDEC會員獲得共識而訂立,因此正式標準一發布即獲得各關鍵晶片商的支持,包含伺服器與個人電腦的CPU大廠英特爾(Intel)與超微(AMD),也包含前述的DRAM大廠Samsung、Hynix、Micron。

而根據IC Insights近期的調查發布,DRAM市場的預測營收年增率雖不到雙位數(Double Digit)僅有3.2%(表3),但出貨數的預測仍有高單位數(High Single Digit)的7.5%,且疫情關係帶動視訊會議、遠距上課等零接觸市場的成長,估計用戶端運算裝置的出貨增加,連帶DRAM需求也將增加,預估需求動能將高於資料中心端。

雖未有高成長動能,但IC Insights的調查也顯示DRAM依然是半導體產業中第一大的區塊市場,市場規模高達646億美元;其次為NAND Flash約560億美元;更次則為電腦CPU的416億美元;第四則為電腦相關週邊晶片共287億美元;至於手機用的應用程式晶片為209億美元,且為前五大市場中唯一負成長者。DRAM既為半導體領域第一大市場且仍保有一定成長動能,如此產業就更不可能小覷未來4至7年光景的DDR5,其發展值得拭目以待。

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